| 학회 | 한국재료학회 |
| 학술대회 | 2014년 가을 (11/27 ~ 11/28, 대전컨벤션센터) |
| 권호 | 20권 2호 |
| 발표분야 | A. 전자/반도체 재료(Electronic and Semiconductor Materials) |
| 제목 | Layer-by-Layer flexible 층을 이용한 TSV pattern내 morphology 개선 |
| 초록 | 반도체 소자의 미세화에 따른 칩성능 향상이 한계에 도달하면서, 이런 문제를 해결하기 위한 방법으로서 3D Through Si Via (TSV) 기술이 현재 연구되고 있다. 이 기술은 Si 기판의 적층을 통한 집적도 증가, 신호지연 감소 및 이종 접합 등의 장점을 가지고 있다. TSV 제작시 실리콘 웨이퍼 상에 via 형성 방법으로 주로 DRIE (Deep Reactive Ion Etching)법이 사용되고 있다. 주된 공정은 플라즈마 Etching 및 방지층 형성 사이클이 반복 진행되는 Bosch 공정을 통해서 via 깊이를 조절하는데, 진행시 via 내부 벽면에 Scallop이 형성된다. Scallop의 거친 morphology 로 인해서 Cu barrier / seed 층 형성시 연속적인 박막 형성에 영향을 주며, 누설전류가 증가하는 문제가 발생하게 된다. 본 연구에서는 이런 문제를 해결하고자 via 벽면을 평탄하게 만들며, barrier 특성을 갖는 layer-by-layer (LbL) flexible barrier 증착을 통해 문제를 해결하였다. LbL 층은 PAH (polyallylamine hydrochloride) 및 PSS (polystyrene sulfonate)를 이용하여 적층으로 형성시켰으며, high aspect ratio를 갖는 via pattern에서의 PAH/PSS층의 복수층 형성을 통해 두께 증가시 scallop 표면의 거친 표면의 거칠기 감소를 확인하였다. 또한 pattern 내 CVD Cu seed 형성 및 미세 via pattern 내 filling 조건을 확보하였으며, 이를 통해 large pattern에서의 LbL barrier / Cu seed layer 처리 결과를 확인하였다. |
| 저자 | 정대균, 이재갑 |
| 소속 | 국민대 |
| 키워드 | Layer-by-Layer; TSV; morphology; Scallop |
