| 초록 |
최근 무어의 법칙을 뛰어넘는 반도체 소자의 빠른 미세화가 진행되고 있으며 이에 따른 전공정의 미세화뿐만 아니라 후공정에서도 미세화 공정 기술의 개발이 절대적으로 필요한 상황입니다. 전공정의 경우 소자 미세화 기술의 한계에 따라 NAND에서는 이미 200단 이상의 적층 구조로 소자 제품 양산중이며, DRAM의 경우 TSV 또는 HBM와 같은 적층 구조의 개발과 함께 3D DRAM의 새로운 기술이 도입되고 있습니다. 이에 따라 미세 패턴 구현을 위한 ArF Photoresist와 더불어 EUV 소재에 대한 개발이 빠르게 진행되고 있습니다. 특히 더 높아지는 소자 적층 구조의 도입과 함께 패키징 금속 배선층 수의 증가, 그리고 소자 특성 열화의 문제점 개선을 위하여 후공정의 패키징 미세화 기술 개발뿐만 아니라 새로운 패키징 전자소재의 개발이 요구되고 있습니다. 이에 따라 높은 두께의 감광성 소재 조건에서도 충분한 해상력, 공정마진, 생산성있는 감도 특성을 갖는 새로이 개선된 소재의 개발이 진행되고 있습니다. 이에 반도체 소자 개발 및 양산을 위한 전공정, 그리고 후공정에 필요한 패터닝 소재들의 앞으로의 개발 방향과 현재 개발 상황등에 대한 내용을 발표합니다. |
