| 초록 |
본 연구에서는 디스플레이 소자인 Thin-Film Transistor(TFT)의 채널로 널리 이용되는 Polycrystalline-Silicon(Poly-Si)의 두 가지 형성 방식인 ULG(Ultra Large Grain)방식과 ELA(Excimer Laser Annealing)방식을 이용한 Thin-Film Transistor(TFT)의 전기적 특성을 비교하였다. 출력특성인 drain current-drain voltage (ID-VD)에서는 ELA의 경우 높은 드레인 전압에서는 Kink효과로 인하여 ULG보다 다소 불안정한 출력이 나타났다. 게이트 전압 20V, 드레인 전압 –0.1V, 10,000초의 stress duration의 조건인 positive gate bias stress조건에서 ULG와 ELA TFT의 경우 문턱전압이 각각 28.8 mV, 143.6 mV의 결과가 나타났다. 이를 trapping time으로 변환시 ULG와 ELA TFT 각각 16,640 초, 3,778 초로 나타났다. 반대로 게이트 전압을 –20V와 나머지는 같은 조건 하에 negative gate bias stress조건에서 측정한 결과 ULG와 ELA TFT의 경우 문턱전압이 각각 70.8mV, 154.4mV로 나타났고, trapping time은 각각 3111sec, 687sec로 나타났다. 이는 문턱전압이 낮은 ULG방식이 구동전압도 더 낮을 뿐 아니라 gate bias stress에 대한 shift가 적게 일어나고 trapping도 더 긴 시간동안 일어나기 때문에 gate bias stress에 대한 안정성 또한 더 좋다는 것을 의미한다. 드레인 전압 –0.1V에서 7 μm x 7 μm 크기의 ULG TFT의 전계효과 이동도는 90.4cm2/V·s로 TFT 구동에 충분한 성능을 보였다. 이 뿐만 아니라 레이저 방식을 사용하지 않는 ULG방식이 설비나 운영 측면에서 비용 절감의 효과도 가지고 있다. 두 공정 방식과 전기적 특성의 요소를 비교해 보았을 때 ULG방식은 ELA방식이 가지고 있는 문제점들을 보완할 수 있을 것이다. |
