| 학회 |
한국고분자학회 |
| 학술대회 |
2007년 봄 (04/12 ~ 04/13, 제주 ICC) |
| 권호 |
32권 1호 |
| 발표분야 |
고분자 가공/복합재료 |
| 제목 |
사출성형에서 성형조건에 따른 Gate Mark 형성에 관한 연구 |
| 초록 |
전기, 전자 및 Display 제품의 외관을 구성하고 있는 Cover나 Case는 플라스틱을 이용한 사출성형 방법으로 성형되고 있다. 사출성형으로 성형되는 모든 제품에는 캐비티에 수지가 들어가는 입구인 게이트가 있는데 이 게이트 주변에 게이트 마크가 형성되어 외관의 품질을 저하시키는 원인이 된다. 이러한 게이트 마크를 감추기 위해 제품에 Painting 공정이 추가 되는 경우가 있는데 비용의 증가, 생산성 감소, 환경오염 문제 등이 나타난다. 따라서 근본적으로 게이트 마크의 원인을 파악하고 게이트 마크를 없애거나 줄이는 연구가 필요하다. 본 논문에서는 게이트 마크의 형태를 관찰하여 형태를 파악하고 사출 성형조건과 금형설계조건 변경 실험을 하여 게이트 마크 형성의 주요원인에 대해 고찰하였다. 게이트 마크는 전사의 문제인데 사출속도와 금형온도가 클수록 줄어드는 경향을 관찰할 수 있었고 또한 사출속도와 금형온도의 성형조건을 높일 수 있는 고속사출에서 게이트마크가 작아지는 것을 관찰 하였다. |
| 저자 |
김동우1, 류민영1, 김준민2, 차종선3, 김범곤3
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| 소속 |
1서울산업대, 2삼성전기, 3우진세렉스 개발팀 |
| 키워드 |
Gate Mark; Tunnel Gate; Etching; Surface Roughness; SEM; Injection Molding
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| E-Mail |
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