| 학회 | 한국재료학회 |
| 학술대회 | 2014년 봄 (05/15 ~ 05/16, 창원컨벤션센터) |
| 권호 | 20권 1호 |
| 발표분야 | A. 전자/반도체 재료(Electronic and Semiconductor Materials) |
| 제목 | Package-on-Package의 공정단계별 warpage 거동 분석 |
| 초록 | 모바일 기기용 부품에 대해 제한된 면적에 비해 고성능을 가지는 제품이 요구되면서 반도체 패키지의 성능 향상을 구현하기 위해 3차원 패키징 기술이 적용되고 있다. 3차원 패키징 기술 중에서 가장 응용성이 뛰어난 PoP(Package on Package)는 하나의 반도체 패키지 위에 다른 반도체 패키지가 적층되어 이루어지는 구조이다. PoP에서는 두 반도체 패키지를 적층시킴으로써 제한된 면적에서 집적도를 높일 수 있으며 칩 사이의 거리 감소에 따른 성능 향상을 이룰 수 있는 패키징 기술이다. 반면에 패키지 적층에 따른 전체 패키지의 두께 증가를 막기 위해 상부 및 하부 기판 또는 칩을 최대한 얇게 유지해야 하는데, 기판의 두께가 얇을수록 PoP의 상부 패키지와 하부 패키지에서 warpage가 크게 발생하여 상부와 하부 패키지 사이의 접속부 또는 하부 패키지와 보드 사이의 접속부가 떨어져 open joint 불량이 발생할 수 있다. 따라서 PoP의 신뢰성을 확보하기 위해서 warpage를 최소화 할 수 있는 공정기술이 요구된다. 본 연구에서는 PoP의 상부 및 하부 패키지의 실리콘 칩의 접속공정, EMC 몰딩공정 및 상부 패키지와 하부 패키지의 솔더 리플로우 적층공정의 각 단계에서 발생하는 warpage를 FEM 해석을 통해 예측하고 shadow moiré 방법을 이용하여 측정한 warpage와 비교하였다. 감사의 글 : 본 연구는 교육과학기술부의 과학기술국제화 사업의 지원 (과제번호: 2011-0030492)에 의해 수행되었습니다. |
| 저자 | 정동명1, 박동현1, 최정열1, Carlos Moraes2, 오태성1 |
| 소속 | 1홍익대, 2Unisinos Univ. |
| 키워드 | 전자패키지; PoP Package on Package; warpage |
