| 초록 |
기존의 Nano-floating gate memory 소자의 절연막을 부분적으로 식각하여 단차를 형성함으로써 비교적 간단한 방법으로 multi-level 저장특성을 구현하였다. 이는 절연막의 두께에 따라 동일 전압 하에서도 소자에 상이한 전기장이 인가된다는 점을 이용한 것이다. 절연막의 단차형상에 의해 구분된 두 영역하의 나노입자들이 상이한 전기장 인가에 의해 각각 다른 전압에서 전자를 포획하여 메모리 특성을 나타내도록 하면, 한 소자 내에서 세 가지 상태가 구분되는 multi-bit 메모리 특성을 구현할 수 있다. 본 아이디어 구현의 확인을 위하여 p-type Si을 기판으로 하는 MOS capacitor가 제작되었는데, 나노입자의 첫 번째 포획과 두 번째 포획이 잘 구분되어 multi-bit 특성이 확연하게 드러나도록 하기 위해서 적절한 산화막의 재료와 두께, 나노입자의 크기를 결정할 필요가 있었다. 터널링산화막으로는 기르기가 쉽고 누설전류 특성이 좋은 SiO2 열산화막을 사용하였고, 플로팅게이트로 일함수가 큰 Au를 사용하였다. Au는 evaporator를 이용하여 지름이 2nm인 particle이 2x1012 cm-2의 밀도로 분포되도록 증착되었다. 콘트롤산화막으로는 high·κ물질인 HfO2를 사용하였으며, ALD (Atomic Layer Deposition)를 이용하여 증착하였다. 80nm의 HfO2를 증착한 뒤 ICP (Ion Coupled Plasma)를 이용해 50nm를 부분적으로 식각해냄으로써 단차가 형성되도록 하였다. 전극으로는 evaporator로 증착된 Al을 사용하였다. 제작된 시편의 전기적 특성을 확인하기 위해 C·V 특성을 측정한 결과 C·V곡선이 불연속적으로 shift하는 것을 관찰할 수 있었고, 이를 통해 나노입자의 선택적 포획에 의한 multi-bit 메모리 특성이 잘 구현되었다는 것을 확인할 수 있었다. |
